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  工作内容: 1、设计一个多路选择器,利用ModelSimSE做功能仿真; 2、利用Synplify Pro进行综合,生成xxx.vqm文件; 3、利用Quartus II导入xxx.vqm进行自动布局布线,并生成xxx.vo(Verilog 4、利用ModelSimSE做后仿真,看是否满足要求。 [閱讀全文]




  通常的步进电机控制方法是采用CPU(PC机、單片機等)配合专用的步进電機驅動控制器来实现,这存在成本较高、各个环节搭配不便(不同类的电机必须要相应的驱动控制器与之配对)等问题... [閱讀全文]




  用CPLD的引入,实现了LED屏自动扫描的功能,大幅提高LED屏的频率,同时分担了CPU 的任务,提高了CPU 的处理能力... [閱讀全文]




  介绍了利用CPLD器件ispLSI1032E采用在系统编程技术构成数字钟控系统的基本过程,本系统在东南大学SE-3型ISP数字实验机上通过仿真实验,只要设计出印刷電路板即可使该系统成爲实际産品。实践证明,在系统编程技术与新型 [閱讀全文]




  PC104总线系统是一种新型的计算机测控平台,作爲嵌入式PC的一种,在软件与硬件上与标准的台式PC(PC/AT)体系结构完全兼容,它具有如下优点:体积小、十分紧凑,并采用拈化结构,功耗低,总线易于扩充,紧固堆叠方式 [閱讀全文]




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  FPGA硬件的速度是ns級的,這是當前任何MCU都難以達到的速度。因此本系統將比其它系統更能實時地、快速地監測信號量變化,大大加快了處理速度,提高了實時性,同時也減少了對主系統資源的占用... [閱讀全文]




  时钟是整个電路最重要、最特殊的信号,系统内大部分器件的动作都是在时钟的跳变沿上进行, 这就要求时钟信号时延差要非常小, 否则就可能造成时序逻辑状态出错;因而明确FPGA设计中决定系统时钟的因素,尽量较小时钟的 [閱讀全文]




  这是一个在逻辑设计中注意事项列表,由此引起的错误常使得设计不可靠或速度较慢,爲了提高设计性能和提高速度的可靠性,必须确定设计通过所有的这些检查 [閱讀全文]




  内容包括:1、ISE的安装。2 ISE工程设计流程。3 VHDL设计操作指南。4 ISE综合使用实例 [閱讀全文]




  Xilinx的FPGA中集成的专用时钟资源与数字延迟锁相环(DLL)的数目不断增加,最新的Virtex II器件最多可以提供16个全局时钟输入端口和8个数字时钟管理拈(DCM)... [閱讀全文]




  我們的設計需要多大容量的芯片我們的設計能跑多快這是經常困擾工程師的兩個問題.對于前一個問題,我們可能還能先以一個比較大的芯片實現原型,待原型完成再選用大小合適的芯片實現.對于後者,我們需要一個比較精確的 [閱讀全文]




  用兩個74LS194四位雙向移位寄存器模擬乒乓球台,其中第一個74LS194的DL輸出端接第二個的右移串行輸入端,這樣當乒乓球往右准備移出第一個寄存器的時候就會在時鍾脈沖的作用下被移入第二個寄存器... [閱讀全文]




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